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8008H–AVR–04/11
ATtiny48/88
Figure 22-4. SPI Interface Timing Requirements (Master Mode)
Figure 22-5. SPI Interface Timing Requirements (Slave Mode)
MOSI
(Data Output)
SCK
(CPOL = 1)
MISO
(Data Input)
SCK
(CPOL = 0)
SS
MSBLSB
LSB
MSB
...
61
22
3
45
8
7
MISO
(Data Output)
SCK
(CPOL = 1)
MOSI
(Data Input)
SCK
(CPOL = 0)
SS
MSBLSB
LSB
MSB
...
10
11
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X
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